用“绕过禁闭”的旧尺子，无法全面预计评估一份“找到一个解法”的新答卷

文｜吴俊宇谢丽容

5月25日，华为半导体总裁何庭波发布的“韬(τ)定律”，回荡半导体界和成本阛阓。

此次发布，复兴了六年前华为独创东谈主任正非的公开表态。2020年，华为被列入实体清单，险些从来不公开出面的任正非在当年时时招揽中外媒体采访，屡次提到基础商量，基础栽种，数学、物理，这些离其时险些接近断供的华为公司其实很远。

面对雄壮危急，企业的本能反馈常常是向外界传递立即可见的自救信号——调整供应链、争取政策撑合手、发布替代有筹画。这些措施短期、即时，能够灵验厚实里面军心和外界信心。任正非反复强调的基础商量命题，其时看来些许有点“不解觉厉”“远亲不如近邻”。

六年后回看，计谋和战术闭环了。

5月25日，何庭波对咱们说，华为里面有两个“十年判断”：第一，摩尔定律畴昔十年内将“撞墙”——即便莫得外部禁闭，先进制程的经济与物理极限也会成为半导体全行业的共同治理；第二，2020年华为里面预判，逻辑折叠这一时刻旅途需要十年材干取得突破。

现实进展比预感要快，何庭波团队六年就作念出效力。

何庭波，华为半导体业务部总裁、华为科学家委员会主任。2019年底，她在一封致海想整体职工里面信中提到，“今后的路，不会再有另一个十年来打造备胎然后再换胎了，缓冲区也曾隐没，每一个新家具一出身，将必须同步‘科技自强’有筹画。”

何庭波说，以前六年，她有过黯然的时候。最初进制程的旅途被外力锁死，而摩尔定律本人又正在众人范围内撞上经济与物理的双重高墙，商量地点一度被逼入死巷子。

如安在半导体工艺制程难以突破的情况下，已矣代际性能擢升？转变来自一座2000多年前的水利工程——都江堰。最难的时候，何庭波带着团队到都江堰散心。

莫得电，莫得图灵力学，莫稳当代机械，古东谈主仅凭对“山、水、势”的知悉，以无坝引水已矣了自动分流、排沙、控流。她短暂瓦解到：当外部治理无法改变，贬责难题的关键不在于恭候要求变好，而在于“要再行看这些（可利用的）要求，贬责难题。”

“即便莫得出口管制，摩尔定律畴昔十年也将成为统共东谈主的治理。华为只是提前在这个治理下责任。”何庭波反复强调一个更深层的产业现实：芯片制程来到7nm（纳米）之后，每一代制程的设计成本、晶圆成本指数级攀升，单元晶体管成本下落的速率已不可逆转地放缓。先进制程的经济普惠性正在闭幕，换言之，众人半导体行业本就站在范式治疗的门口。华为不外是因禁闭而被提前推过了门槛。

“产业的势必”与“华为的遑急”叠加效应，组成了韬定律诞生的双重底色。

事实上，它更接近一份针对后摩尔期间的通用解题框架。这份框架是由一家被断供的中国公司率先拿出，况兼也曾用381款量产芯片完成了可行性考证。何庭波在演讲后的疏通中强调：“若是今天依然能够获取着手进的EUV光刻机，咱们是否还会走这条路？谜底是不一定。但历史莫得若是。恰正是失去了遴荐权，让咱们提前十年撞上了阿谁统共玩家最终都要面对的问题。”

产业的势必，华为的遑急

即便莫得禁闭，摩尔定律也将在十年内撞墙，华为只是提前失去了遴荐权

在何庭波看来，7nm之后，半导体先进制程的经济基础正在发生变化。

以前40年，摩尔定律之是以能够合手续股东通盘半导体产业发展，并不只是因为晶体管数目合手续增长。更首要的是，晶体管密度擢升的速率耐久快于制形成本高潮的速率。这意味着，天然芯片制形成本会增加，但单元晶体管成本仍在合手续下落，时刻逾越所开释出的成本红利，能够被通盘产业链与花消者分享。

“以前摩尔定律最大的上风，是能不停把时刻逾越带来的红利分享给通盘产业界。但今天，先进制程本人也曾越来越难不息开释这种红利。”何庭波说。

她合计，在这种情况下，不息依赖几何缩微擢升性能，将不可幸免地参加“成本合手续高潮”的旅途。比拟之下，τ（韬）定律并不只纯依赖更腾贵的先进晶体管，而是通过逻辑折叠时刻技能，擢升晶体管密度，已矣器件、电路、芯片和系统的蔓延和性能优化，从而已矣半导体与电子系统的合手续演进。

摩尔定律近三年带来的经济收益在迟缓放缓。这亦然面前半导体行业公认的一个问题。半导体行业近五年有无数学术商量。

海外顶级学术期刊《科学》2020年6月刊载了麻省理工学院栽种、图灵奖得主查尔斯·E·莱瑟森（CharlesE.Leiserson）和英伟达、微软等商量员共同发表的一篇论文——《摩尔定律之后，什么将驱动预计打算性能不息擢升？》（《There’sPlentyofRoomattheTop:WhatWillDriveComputerPerformanceafterMoore’sLaw?》）。

这篇论文的中枢不雅点是，“后摩尔期间”预计打算性能的擢升，将越来越依赖软件、算法、系统架构与专用硬件协同优化，而不再主要依赖晶体管尺寸合手续缩小。

和上述不雅点访佛，华为里面的判断是，摩尔定律将在十年后“撞墙”。

天然先进制程仍然能够合手续擢升晶体管密度、性能与能效，但每一代制程节点所需要付出的设计成本、制形成本与成本开支正在快速高潮。尤其是在半导体工艺参加5nm、3nm乃至2nm阶段后，先进制程的成本在显耀提高。

海外半导体盘问机构IBS（InternationalBusinessStrategies）2022年数据裸露，7nm芯片设计成本约为2.49亿好意思元，5nm约为4.49亿好意思元，3nm约为5.81亿好意思元，2nm约为7.25亿好意思元。

海外半导体智库安全与新兴时刻中心（CSET，CenterforSecurityandEmergingTechnology）商量裸露，台积电7nm300mm晶圆成本约为9346好意思元，5nm约为16988好意思元。海外半导体阛阓调研机构TrendForce数据则裸露，3nm晶圆价钱已达到约2.5万—2.7万好意思元，2nm约为3万好意思元。

摩尔定律以前的性能擢升与单元成本同步下落的行业普惠效应，正在不可逆转地合手续消弱。参加先进制程期间后，独一少数头部晶圆代工场，以及苹果、英伟达等少数能够承担下一代芯片研发与量产成本的科技公司，仍能合手续享受先进制程带来的性能与能效红利。

只是对华为来说，这件事情来得更早。2019年被列入“实体清单”后，华为被动运行尝试寻找另一条门路——不再只是追求单元面积内晶体管数目的增加，而是通过谴责系统中的“期间成本”不息擢升性能。在这种布景下，韬(τ)定律诞生了。

需要厘清的一个表面事实是，2026世界杯博亚体育(中国)官方授权平台韬（τ，也即是tau，也被称为期间常数）这一想法并不是华为初次建议。

在电子学与半导体领域，τ耐久被用于形容电路中的期间蔓延，以及RC（电阻、电容）脾气对信号传播速率的影响。以前几十年，围绕谴责期间蔓延，半导体行业也曾积贮了无数商量，包括互连优化、时序优化、先进封装、近距通讯、异步预计打算与数据流架构等地点。它们的共同宗旨，都是谴责信息在器件、电路、芯片与系统中的传播期间成本。

多位芯片工程师对咱们提到了他们对韬(τ)定律的看法。他们提到，以谴责期间蔓延为中枢的优化想路在行业内并非全新想法。此前，HBM（高带宽内存）的3D堆叠、AMD倡导的搀和键合（HybridBonding）等时刻，也曾在不同进程上实施了这一地点。

一位芯片工程师提到，HBM在垂直方进取堆叠多个DRAM（动态立地存取存储器）重复封装的3D时刻、AMD公司面前倡导HybirdBonding（搀和键合，通过铜对铜凯旋金属贯穿与二氧化硅等介电材料）都采纳了访佛想路。

不外，在摩尔定律耐久合手续灵验的阶段，这些时刻更多被视为工艺制程下落的赞助优化，并不是产业演进的中枢干线。华为的稀奇之处在于，第一次建议要把“韬(τ)定律”算作演化主要隘点。

2019年被列入实体清单后，靠近全面断供的华为公司不得不尝试另一条门路——不再只追求单元面积内晶体管数目的增加，而是通过谴责系统中的“期间成本”不息擢升性能。

韬(τ)定律始于芯片又不啻于芯片。何庭波尤其强调韬(τ)定律带来“CostEffective”（经济性）。它不依赖于EUV等先进制程，而是通过器件、电路、芯片、系统等各层级的期间常数优化，谴责对高成本制造器具的依赖。

它的完好想象是，从晶体管、电路、芯片、系统等各个方面把“谴责τ”算作调处优化宗旨。具体来说，在晶体管层谴责开关蔓延，在电路层谴责RC传播蔓延，在芯片层谴责预计打算与探望蔓延，在系统层谴责同步与通讯蔓延。

因此，韬(τ)定律还被诓骗在更大的预计打算系统内——它包括超节点致使是算力集群。

预计打算始于芯片晶体管的电流和数据传输。数千亿个晶体管被蚀刻在一枚芯片上，它们放手信号开关。一枚芯片再通过封装时刻与HBM等器件贯穿在沿途。数十枚芯片被部署进一个管事器机柜，多个机柜组成一个超节点，成百上千个超节点进一步贯穿成大边界算力集群。从晶体管的信号传输，到算力集群的高效微辞Token（词元），通盘过程现实上都是在裁减数据与信息的传输期间。

算力，早也曾不只是通过芯片这个单点擢升，而是需要依靠系统工程材干全面擢升。

为什么是麒麟芯片？

手机芯片单元面积和功耗预算极为有限，物理治理使手机SoC的设计难度远高于AI算力芯片。若是麒麟能作念到，将是最佳的考证

华为手机中搭载的麒麟系列芯片是最早用逻辑折叠矫正的芯片之一。2026年下半年将在华为旗舰手机上搭载的麒麟2026即是基于韬(τ)定律矫正的芯片，它也曾已矣了量产。

把柄华为方面败露的信息，麒麟2026晶体管密度擢升53%，主频擢升接近13%。

何庭波在中国科学院科技论文预发布平台上发表的签字论文《多层电子系统的期间缩微表面》（ATimeScalingTheoryforMulti-LayerElectronicSystems）裸露，麒麟2026的性能擢升，以前需要“三年的几何缩微”材干已矣。

在这篇论文中，何庭波给出了麒麟系列芯片畴昔几年的门路图——麒麟CPU性能中枢频率正从以前依赖平面（Planar）架构的小幅擢升，转向依赖LogicFolding（逻辑折叠）的三维集成门路。

2023年-2025年，麒麟9000s、麒麟9020与麒麟9030Pro主频分别为2.6GHz、2.65GHz与2.75GHz。但从2026年运行，收受逻辑折叠时刻的麒麟芯片主频瞻望将擢升至3.1GHz，并在2029年进一步迈向4GHz。

华为官方面前并莫得败露这些芯片畴昔所对应的工艺制程。

但华为商量东谈主士对咱们显露，在不只纯依赖传统几何缩微的情况下，麒麟芯片的性能与能效比仍在不息擢升。关联词和传统工艺制程凯旋对比，世界杯比赛买输赢(中国)2026最新官方网站并不合适韬(τ)定律的发展旅途。“谴责τ”才是后续演进的关键。

按照何庭波的说法，“谴责τ”的关键时刻是逻辑折叠。

逻辑折叠，指的是把蓝本在一块die（裸片）上张开的逻辑电路，再行切分在高低两层裸片中进行高密度的逻辑设计。它需要关键旅途、时钟树、数据总线沿途参与再行设计，进而让两层共同组成一个调处逻辑系统。

这种作念法的中枢宗旨是裁减信号传播期间，而不只是增加封装密度。它更接近于把一个逻辑系统折叠配置体结构，而不是通俗地把两个芯片堆叠或贯穿。

何庭波合计，一个常见歪曲是，把逻辑折叠和2.5D/3D封装或其他时刻视合并律。在她看来，Folding（折叠）与Stacking（堆叠）并不一样。堆叠更像是多个模块的封装贯穿，而折叠则更像是将一个蓝本平面的逻辑系统，在三维空间中再行设计。

华为半导体首席科学家廖恒诠释，逻辑折叠的关键在于高低两层die之间形成了高密度的垂直互联。以麒麟2026芯片为例，华为在两层die之间提供了约5000万个贯穿，其中约500万-1000万个被用于信号通讯，远高于3D封装中两个die之间几万至几十万个贯穿的量级。

面前，面前行业主流2.5D/3D封装的作念法是先完成孤立芯片设计，再将不同裸片贯穿在沿途。裸片之间的HybridBonding（搀和键合，在极小空间内已矣极高密度、低功耗的三维芯片堆叠）间距日常在7微米-10微米。

但逻辑折叠通过约2微米的键合间距，以及极小的GearRatio（die里面金属层互连设施与die间键合设施之间的比例），已矣了接近芯片里面互联级别的垂直贯穿，而不只是传统预料上的封装堆叠。

为了通俗证据逻辑折叠与传统2.5D/3D封装的各异，廖恒打了一个“电梯”的譬如。

他把逻辑折叠高低两层die之间的贯穿，描摹成两座城市之间的电梯系统。在面前主流2.5D/3D封装时刻中，两层die之间日常独一几万到几十万个贯穿，访佛于“两座城市之间独一几万部电梯”。但在麒麟2026的逻辑折叠设计中，相配于两座城市之间，领有了500万到1000万部信得过输送信息的电梯。

麒麟2026上的逻辑折叠显露图

一位半导体工程师提到，从面前华为败露的信息来看，逻辑折叠的特点是，在于从电路布线与互汇集构等多个层面，尽可能裁减信号在不同门电路之间的传播旅途。

在传统平面芯片中，若是两个逻辑模块距离较远，信号就要经过更长的金属走线，RC（电阻、电容）时延也会随之增加。逻辑折叠看起来是将二维平面的电路结构转向立体堆叠，通过垂直互联替代部分长距离平面布线，这不错裁减关键旅途的信号传播期间。

他进一步诠释，若是这种优化能够在无数基础电路单元中合手续已矣，就意味着芯片里面不错不停省俭期间预算，贴近先进制程所带来的部分性能收益。

那么，逻辑折叠与传统2.5D/3D封装各异，在芯片制造的具体实施上有哪些现实各异？

咱们查阅英伟达官网了解到，英伟达近两年热销的GB200芯片系统由两枚B200GPU和一枚GraceCPU通过NVLink-C2C高速互连和2.5D/3D搀和封装时刻集成为一个超等芯片系统。其中B200芯片由两块完好的GPUdie通过硅桥超高密度贯穿而成。

英伟达GB200芯片和华为的麒麟2026芯片被用于十足不同的业务场景。前者被用于数据中心，后者被用于手机，两者不成拖拉视合并律。但在时刻旨趣上不错对两款芯片的die贯穿神情进行区分。

但面前各家败露的时刻上看，英伟达GB200芯片更像是通过先进封装与高速互联把两个超大GPU拼接起来，华为的麒麟2026芯片更像是在逻辑系统上再行组织电路、时钟树与信号旅途，让高低两层die共同组成一个调处逻辑系统。

需要强调的是，麒麟之前，华为也曾基于“韬(τ)定律”设计并量产了381款芯片，和它们不同，麒麟芯片是对外公开考证的第一站，关于华为公司来说现实上是一次“压力测试”。

用最难的芯片，招揽最大面积的用户考证，这能够基于华为的三重计谋考量。

其一，以花消端高端旗舰家具的贸易化落地，向高低游产业链、投资阛阓与行业生态开释细则性信号，最大化提振产业链和学界信心，加入新门路的商量和研发中；

其二，依托麒麟极限场景的打磨，将前期数百款芯片的量产教育系统化、轨范化，千里淀出一套可复制、可移动、可通用的三维逻辑设计设施论，完成从单点时刻突破到体系化工程才略的跃迁，为后续全品类芯片的性能升级与批量国产替代筑牢中枢工程底座；

其三，提前预埋产业生态迭代伏笔，牵引EDA器具、制造工艺、封装测试、系统适配等整条产业链协同升级，为后续大边界、全地点的国产化替代与产业范式转型铺平谈路。

通俗说，基于“韬(τ)定律”的新芯片设计门路，要完成从“时刻备胎”到“产业新轨范”的计谋升级，麒麟是最顺应的公开考证第一芯。

一家公司作念不完，通盘行业沿途走

“韬(τ)定律”的信得过预料，不在于它宣告了一个“换谈超车”的外传，而在于它揭示了一个被禁闭提前催化，却最终属于通盘产业的命题

“韬(τ)定律”从被建议，到被半导体行业广宽招供和招揽还有很长的一段路要走。

华为里面的作风是，韬(τ)定律和逻辑折叠，不可能依靠单家公司完成，它需要器具链、制造链、封装链、系统链共同演进，最终形成产业共鸣与生态协同。

何庭波的作风是，韬(τ)定律不是华为一家公司能完成的，畴昔十年“莫得一个公司能完成统共谜底”，何庭波坦言，这需要学术界、工业界共同参与和探索。逻辑折叠并不只是封装时刻变化，它对芯片前端（FrontEnd）与后端（BackEnd）的设计设施论（DesignMethodology）都建议了新的要求。

以前六年，华为也曾尝试开采部分里面器具（In-houseTool），但距离闇练仍有很大空间。何庭波合计，“若是莫得通盘DesignMethodology，包括ToolChain（器具链）的撑合手，吵嘴常难以完成的。”因此，华为遴荐在ISCAS2026这个学术会议上公开这一时刻门路，但愿眩惑更多学术界与产业界共同参与。

以EDA（电子设计自动化）器具为例，它是芯片设计必不可少的一环。

华为无线终局芯片及贬责有筹画首席架构师黄勇致使合计，逻辑折叠从表面或想法走向现实家具，通盘器具链是最大的挑战之一。

因为，传统芯片设计耐久竖立在二维平面设计基础之上，而逻辑折叠需要再行处理跨层逻辑分手、时钟树、数据总线以及供电与热管理等问题。

黄勇先容，华为面前在传统EDA才略之上，叠加里面自研器具、外部伙伴谐和以及东谈主工参与的工程设施，率先已矣部分逻辑折叠收益。但若是想把逻辑折叠的“全部收益”拿出来，需要对传统器具发生“Fundamental（根人道）改变”。

行业生态的眩惑力则需要实战奏效考证。一位半导体工程师显露，华为公布韬(τ)定律之后，他仍合手不雅望作风，他但愿看到下半年华为麒麟2006的现实性能推崇。另一位半导体工程师的作风是，半导体工艺和制造的突破，一建都靠数目、期间堆出来的。

当咱们问到，英伟达的Nvlink72芯片互联时刻、HBM垂直叠增加层DRAM等神情能否被合计是谴责期间蔓延时，廖恒合计，在以前50年间，谴责期间蔓延这个想路一直是存在且应用的。每一次有了新的节点的时刻，都是改进了期间，这即是驱散，但不代表时刻本人的意图即是为了改进这个期间。

廖恒强调，在传统旅途下，每当行业想获取更高性能时，第一反馈永恒是几何缩微。这也曾形成了一种旅途惯性（MomentumInertia）。但若是从劝诱原则层面，把期间算作中枢宗旨去想考，会发现新的东西。因为当意图变了，就会从不同角度去寻找贬责有筹画。

贬责难题的过程是通盘产业共同勤恳的驱散。天下上莫得任何一家公司或者任何一个超等科学家不错贬责统共的问题。

廖恒合计，摩尔定律建议60年之后，半导体行业的问题并莫得收尾。通盘行业一直是摸着石头过河，际遇一个问题贬责一个问题。这是通盘产业共同勤恳的驱散。韬(τ)定律畴昔面对的情况亦然访佛的。

5月26日，北京大学集成电路学院团队告示在面向逻辑折叠的“真3D”EDA地点取得关键突破，建议区别于传统“赝3D”堆叠的真三维设计历程，撑合手轨范单元级跨die分手与三维空间协同优化，可显耀裁减线长、改善时序并优化散热，凯旋补皆逻辑折叠从架构转换走向工程化、边界化最关键的器具链短板。

通俗说，北大团队突破了适配华为逻辑折叠的专用设计器具，龙套了传统堆叠只可拼整块芯片的局限，面前能把芯片最基础的电路单元解放拆分、立体排布，大幅提速、降蔓延、优化散热，补上了逻辑折叠时刻大边界量产最缺的器具短板。

从2019年“备胎转正”到2026年“韬定律公开”，华为的计谋要点完成了从“替代”到“界说”的位移。这种位移的现实，是在摩尔定律普惠性闭幕、先进制程经济门槛合手续抬升的产业拐点上，率先交出一份系统性的解题框架。

能否从“华为的门路”演进为“产业的轨范”，取决于三个变量的协同演化：EDA器具链能否完成从2D到3D的根人道重构，设计设施论能否跨越平面期间的旅途依赖，以及产业链高低游是否安谧在新坐标系中再行校准各自的时刻路标。北大的EDA突破是一个积极的信号，但距离形成完好的生态闭环，仍有无数工程空缺需要填补。

当咱们问到，学界和产业链对华为逻辑折叠时刻的迭代撑合手，还有哪些是需要去攻破，期间还有多久时，何庭波回答：“如实各个方进取都会有勤苦和挑战，但这条路应该是通的，期间是咱们的一又友。”——在半导体行业，这句话的另一种表述是：莫得捷径，独一积贮。

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